2026年6月25日，IBM宣布推出全球首款小于1纳米的芯片技术，制程节点达0.7纳米，即7埃米，采用革命性的三维“纳米堆叠”晶体管架构。这是人类历史上首次将约1000亿个晶体管集成于一枚指甲盖大小的芯片中，正式迈入原子尺度时代。

要理解这项突破的意义，先要了解芯片制程的演进逻辑。芯片制程节点从早期的微米级一路缩小到纳米级，再到如今的亚纳米级，本质上是在同样的面积里塞进更多的晶体管。过去几十年，行业主要靠“把晶体管做小”来提升密度，但当制程逼近2nm时，物理极限开始显现——晶体管太小了，电子会“穿墙而过”，出现量子隧穿效应，导致漏电和发热。

IBM的解法不是继续缩小，而是“向上建”。研究人员采用“纳米堆叠”（Nanostack）新架构，在同一块硅芯片上将晶体管垂直堆叠为两层。工程师采用类似制作千层蛋糕的方式制造芯片：先在硅片上制造第一层晶体管，再覆盖新的硅层并制造第二层晶体管，最后建立上下两层晶体管之间的电连接，实现垂直集成。这相当于在城市规划中，不再向外扩地，而是向上盖高楼。

这项突破带来的性能提升非常可观。相比IBM 2021年发布的2nm芯片，0.7nm芯片的晶体管密度几乎达到两倍，性能提升多达50%，能效更是飙升。IBM预计，采用0.7nm技术后，AI加速器算力可达到现有水平约6倍，大型语言模型训练时间有望由约3个月缩短至数周。

不过，这项技术在产业化方面仍面临巨大挑战。由于采用多层晶体管结构，只要上下两层中任意一层制造出现缺陷，整块芯片便可能失效，提高制造良率和控制成本难度都会增加。此外，在制造上层晶体管时，还必须避免高温损伤下层已完成的电路连接，整个制造过程需要严格控制热预算。科技观察客认为，这项成果不仅刷新了晶体管集成密度纪录，更重要的是验证了利用现有先进半导体生产线实现晶体管垂直堆叠制造的可行性，为后摩尔时代芯片技术发展提供了一条新路径。